چکيده-در اين تحقيق، طراحي و ساخت مدار بازسازي سيگنال ساعت تجهيزات شبکه 1SDH،2 (SETS)، براي STM-13 ارائه شده است. اين مدار شامل يک حلقه قفل فاز تمام ديجيتال (ADPLL) 4 است که به عنوان يک فيلتر فاز پايين گذر تمام ديجيتال در SETS استفاده مي شود. مدار ADPLL، داراي پاسخ ديناميکي است که به صورت نرم افزاري توسط مدير شبکه کنترل مي شود. علاوه بر قابليت کنترل فرکانس قطع توسط مدير شبکه، اين فيلتر فاز پاسخ مناسبي را به شرايط سوئيچينگ SETS به سيگنال مرجع جديد مي دهد. فرکانس مرکزي نوسانساز موجود دراين ADPLL را مي توان به صورت ديجيتالي کاليبره کرد تا اينکه زمان رفتن ADPLL به حالت قفل، به حداقل مقدار ممکن برسد. در اين حالت، فرمان انجام کاليبراسيون از مدير شبکه دريافت مي شود. قسمت عمده مدار ADPLL برروي يک تراشه FPGA پياده سازي شده است. تابع تبديل ADPLL، به عنوان فيلتر فاز مرتبه دوم مدل سازي و نتايج حاصله به همراه نتايج حاصل از آزمون عملي آن ارائه شده است. اين نتايج تمامي شرايط موجود در استانداردهاي مربوط به سيگنال ساعت شبکه SDH را ارضا مي کند.
کلمات کليدي:
Synchronous Digital Hierarchy (SDH), Synchronous Equipment Timing Source (SETS), Synchronous
Transport Module – 1 (STM-1), All Digital Phase Locked Loop (ADPLL), Digital Controlled Oscillator
(DCO), Voltage Controlled Xtal (Crystal) Oscillator (VCXO)
ر. كلانتري، س. ر. احسانی، م. ك. مروج فرشي،
يازدهمين كنفرانس مهندسي برق ايران (ICEE2003)، دانشگاه شيراز، شيراز، ارديبهشت 1382.
دیدگاهتان را بنویسید
برای نوشتن دیدگاه باید وارد بشوید.